STAGE sécurité pour les architectures RISC-V F/H (2024-123385)

Description de l'offre

La R&D d'EDF (1900 chercheurs) a pour missions principales de contribuer à l'amélioration de la performance des unités opérationnelles du groupe EDF, d'identifier et de préparer les relais de croissance à moyens et longs termes. Ces missions s’appuient sur les dernières innovations numériques et s’appliquent à la fois sur les systèmes d’information traditionnels ainsi que sur les systèmes d’information industriels (ICS/SCADA). Or, l’évolution des systèmes d’information impliquent de nouveaux risques et de forts enjeux sur le domaine de la sécurité informatique, nécessitant des travaux de recherches important sur les thématiques de la sécurité informatique. 
C’est dans ce contexte que le groupe IRC (Innovation et Recherche en Cybersécurité) de la R&D d’EDF a la charge d’étudier, développer et proposer des solutions de sécurité pour le domaine industriel aux différentes directions métiers EDF. Le groupe IRC maintient et développe ses compétences en sécurité des systèmes d’information par les études et expérimentations qu’il réalise ainsi que par une veille technologique constante. 

Objectifs du stage :

Le RISC-V est une architecture de jeu d’instruction ouverte et libre ce qui permet de l’utiliser et de l’auditer librement, ce qui explique en partie son succès dans la recherche. Des extensions du jeu d’instruction RISC-V sont régulièrement soumises et mises à jour par la communauté scientifique et les industriels, pour proposer de nouvelles fonctionnalités, y compris de sécurité. Par ailleurs, les systèmes d’exploitation temps réel sont très utilisés dans des domaines critiques et industriels, où le besoin de réponse en un temps donné est plus important que la performance. L’objectif de ce stage est de lier ces deux dernières notions et de proposer l’utilisation d’instructions de sécurité pour des applications temps réel et, dans le cadre des analyses de sécurité réalisées par la R&D, d’étudier la faisabilité d’algorithmes en temps réels basés sur l’architecture RISC-V.

Le stagiaire sera amené à faire l’état de l’art sur les extensions de sécurité du jeu d’instruction RISC-V dans les différents contextes (notamment industriels) et les systèmes d’exploitation en temps réel (FreeRTOS, RT-Thread, ...). Il mettra en place plusieurs implémentations d’algorithmes en temps réels, idéalement dans des contextes variés et étudiera l’intégration de fonctions de sécurité.

Le stage pourra s’organiser de la façon suivante :

- Faire l’état de l’art sur les extensions de sécurité du jeu d’instruction RISC-V,

- Démontrer l’intérêt des algorithmes en temps réel au sein des différents contextes du groupe EDF,

-Proposer une méthodologie d’implémentation de ces algorithmes en temps réel,

- Prendre en main une carte FPGA pour utiliser le jeu d’instruction RISC-V (Polar Fire)[GL1] 

- Documenter l’ensemble des travaux pour faciliter la continuité des travaux sur ce sujet.